000078461 001__ 78461 000078461 005__ 20180724110909.0 000078461 037__ $$aGDOC-2017-67227 000078461 041__ $$aspa 000078461 041__ $$aeng 000078461 24500 $$967227$$aControl digital con FPGA de etapas de potencia 000078461 24200 $$967227$$aFPGA Digital Control of Power Units 000078461 260__ $$aZaragoza$$bUniversidad de Zaragoza$$c2017-2018 000078461 520__ $$aBreve presentacin de la asignatura La asignatura forma al alumno en la descripcin con VHDL e implementacin en FPGA de sistemas electrnicos de control digital de etapas de potencia. Se abordan tanto las tcnicas bsicas de generacin de las seales de disparo de los dispositivos como la implementacin en coma fija de un regulador lineal y su simulacin en lazo cerrado. Finalmente, se contemplan ejemplos completos de aplicacin. 000078461 521__ $$9657$$aMáster Universitario en Ingeniería Electrónica$$bMaster's in Electronic Engineering 000078461 540__ $$aby-nc-sa$$bCreative Commons$$c3.0$$uhttp://creativecommons.org/licenses/by-nc-sa/3.0/ 000078461 830__ $$9527 000078461 8564_ $$s16938$$uhttps://desinvenio.unizar.es/record/78461/files/guia-67227-es.pdf$$yGuía (idioma español) 000078461 8564_ $$s8927$$uhttps://desinvenio.unizar.es/record/78461/files/guia-67227-en.pdf$$yGuide (english) 000078461 970__ $$aGDOC-2017-67227 000078461 980__ $$aGDOC$$bIngeniería y Arquitectura$$bEngineering and Architecture$$c110